Структура быстродействующего периферийного процессора

В структуре БПП (рис. 5.4) можно выделить контроллер, вычислитель и память данных. Все эти устройства связаны между собой внутренним каналом, обеспечивающим передачу данных и адресов контроллера и вычислителя БПП в память данных, обмен данными между контроллером и вычислителем, а также передачу управляющей информации от контроллера к вычислителю БПП. Внутренний канал подобен Каналу микроЭВМ «Электроника 60», но отличается строгой синхронизацией обмена для обеспечения наилучшего согласования работы всех устройств и обеспечения оптимального быстродействия.

Общая структура БПП

Контроллер является многофункциональным устройством с микропрограммным управлением, имеет 15 регистров, программно доступных микроЭВМ. Память данных служит для хранения исходных данных и результатов вычислений. Емкость памяти набирается с помощью стандартных плат П2 до 8К слов или ПЗ до 32К слов. Перед выполнением любого алгоритма необходимо передать данные из памяти ЭВМ в память данных БПП, если они не являлись результатом предыдущей операции вычислителя. Вычислитель представляет собой устройство с микропрогаммным управлением, выполняющее операции над массивами чисел, хранимыми в памяти данных.

Параллельная структура вычислителя и конвейерная организация обработки данных (рис. 5.5) позволяют независимо и одновременно выполнять операции умножения, арифметические операции, вычисление (индексацию) адресов микрокоманд, а также адресные операции и внутренние передачи. Для этого вычислитель БПП имеет отдельно арифметическое устройство, умножитель и устройство вычисления адреса (рис. 5.4). Причем устройства вычисления адреса и арифметическое идентичны по своей организации и выполняемым функциям, могут дополнять друг друга в различных сочетаниях, позволяя повысить производительность вычислителя.

Структурная схема вычислителя

Устройство микропрограммного управления осуществляет управление всеми блоками БПП и содержит: память микропрограмм, реализованную в виде массива 512 слов по 56 разрядов; блок микропрограммного управления (МПУ); логические схемы управления ветвлением и регистр микрокоманд, используемый для хранения текущей микрокоманды. Выполнение текущей микрокоманды совмещено с выборкой следующей в соответствии с содержимым регистра адреса микрокоманд. Микрокоманда (56 бит) разбита на поля управления всеми устройствами БПП, что позволяет совместить во времени операции вычисления и обращения к памяти данных.

Устройство вычисления адреса вместе с блоком микропрограммного управления фактически представляет собой управляющий процессор, который задает последовательность выборки данных из памяти БПП и осуществляет запись результатов вычислений обратно в память, данных по окончании их обработки выполняет более 40 микроинструкций, определяемых разрядами 00 ... 06 регистра микрокоманд. Устройство реализовано на восьми ИС К589ИК02 со схемой ускоренного переноса К.589ИК03, на которых организован 16-разрядный процессор обработки данных. Устройство вычисления адреса содержит 11 регистров общего назначения, накапливающий регистр АС, регистр адреса памяти MAR, АЛУ.

Арифметическое устройство, аналогичное по своей организации устройству вычисления адреса, содержит 11 регистров общего назначения, накапливающий (АСА) и буферный (ARA) регистры, имеет тот же набор микроинструкций (выполняема» инструкция определяется разрядами 20 ... 26 регистра микрокоманд устройства микропрограммного управления), отличается наличием девятого процессорного элемента К589ИК02, фиксирующего переполнение при выполнении арифметических операций.. Арифметические и логические операции над числами арифметическое устройство выполняет за один микроцикл БПП — 200 нc.

Устройство умножения предназначено для умножения двух операндов, представленных 16 разрядами в прямом и дополнительном коде, и выполнения операций сдвига. Умножение производится за два рабочих цикла БПП (т. е. за 400 не), с одинарной (с округлением) и двойной точностью. Функционально устройство умножения состоит из блока управления, входных и выходных регистров, матрицы умножения 16X8. Матрица состоит из четырех каскадов, каждый из которых состоит из четырех последовательно соединенных умножителей, представляющих, в свою очередь, умножитель 4X2 разр., и работающий по алгоритму Бута. Набор выполняемых инструкций определяется 32 ... 35 разрядами регистра микрокоманд.

Информационные магистрали обеспечивают доступ ко всем блокам БПП, гибкую их взаимосвязь и предоставляют возможность одновременного выполнения нескольких передач данных. Обмен данными между вычислителем, контроллером и памятью данных производится по магистрали данные/адрес (МДА). Для внутренних передач используются четыре информационных магистрали: МД1, МДО, МАВ, ДВ. Все магистрали 16-разрядные. Основное назначение магистрали входных данных МД1 — передача результатов вычислений или содержимого регистров вычислителя на вход регистра М для последующей записи их в память данных или контроллер. Магистраль выходных данных МДО служит для обратной передачи — из памяти или контроллера через регистр МД на вход любого блока процессора БПП. По магистрали ДВ передается информация из основных блоков на магистраль МД1. Адресная магистраль МАВ служит для передачи через регистр МА адреса обращения к памяти или выдачи содержимого регистров устройства вычисления адреса на магистраль ДВ с последующей передачей в указанный приемник. В системе магистралей имеется также буферный регистр данных (БРД), осуществляющий связь магистрали МДО с магистралью ДВ. Таким образом, все магистрали связаны между собой и могут обмениваться информацией. При этом допускаются следующие комбинации передач информации внутри БПП: МД0–>ДВ; МД0–>ДВ–>МД1; ДВ–>МД1–>МД0; МАВ–>ДВ–>МД. Направление передачи и выбор источника определяются разрядами 36 ... 46 регистра микрокоманд.